Conventions Verilog

Enterprise Architect en supporte l'ingénierie aller-retour de Verilog, où ces conventions sont utilisées.

Stéréotypes

Stéréotype	S'applique à	Voir également
asynchrone	Méthode Correspond à : un processus simultané.
énumération	Classe intérieure Correspond à : un type d'énumération.
initialiseur	Méthode Correspond à : un processus d'initialisation.
module	Classer Correspond à : Un module.
partie	Attribut Correspond à : une instanciation de composant.
Port	Attribut Correspond à : un port.
synchrone	Méthode Correspond à : un processus séquentiel.

Étiquette	S'applique à	Voir également
gentil	Attribut (signal) Correspond à : le type de signal (tel que registre, bus).
mode	Attribut (port) Correspond à : Le mode Port (in, out, inout).
Portmap	Attribut (partie) Correspond à : la carte générique/de port du composant instancié.
sensibilité	Méthode Correspond à : la liste de sensibilité d'un processus séquentiel.
taper	Attribut Correspond à : la plage ou la valeur de type d'un attribut.

Accès : 'Design > Diagramme > Toolbox : icône 'Hamburger' > HDL | Constructions Verilog'

Faites glisser ces icônes sur un diagramme pour modéliser une conception Verilog.

Item	Action
Module	Définit un module Verilog. Un élément Class stéréotypé par module.
Énumération	Définit un Type énuméré . Un élément d'énumération.
Port	Définit un port Verilog. Un attribut stéréotypé de port.
Partie	Définit une instanciation de composant Verilog. Un attribut partiellement stéréotypé.
Attribut	Définit un attribut.
Procédure	Définit un processus Verilog : Concurrent - Une méthode stéréotypée asynchrone Séquentiel - Une méthode stéréotypée synchrone Initializer - Une méthode d'initialisation stéréotypée