Pré. | Proc. |
Conventions Verilog
Enterprise Architect en supporte l'ingénierie aller-retour de Verilog, où ces conventions sont utilisées.
Stéréotypes
Stéréotype |
S'applique à |
Voir également |
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asynchrone |
Méthode Correspond à : un processus simultané. |
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énumération |
Classe intérieure Correspond à : un type d'énumération. |
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initialiseur |
Méthode Correspond à : un processus d'initialisation. |
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module |
Classer Correspond à : Un module. |
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partie |
Attribut Correspond à : une instanciation de composant. |
|
Port |
Attribut Correspond à : un port. |
|
synchrone |
Méthode Correspond à : un processus séquentiel. |
Valeur Étiquetés
Étiqueter |
S'applique à |
Voir également |
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gentil |
Attribut (signal) Correspond à : le type de signal (tel que registre, bus). |
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mode |
Attribut (port) Correspond à : Le mode Port (in, out, inout). |
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Portmap |
Attribut (partie) Correspond à : la carte générique/de port du composant instancié. |
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sensibilité |
Méthode Correspond à : la liste de sensibilité d'un processus séquentiel. |
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taper |
Attribut Correspond à : la plage ou la valeur de type d'un attribut. |
Pages de la boîte à outils Verilog
Accès : 'Design > Diagramme > Toolbox : icône 'Hamburger' > HDL | Constructions Verilog'
Faites glisser ces icônes sur un diagramme pour modéliser une conception Verilog.
Item |
Action |
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Module |
Définit un module Verilog. Un élément Class stéréotypé par module. |
Énumération |
Définit un Type énuméré . Un élément d'énumération. |
Port |
Définit un port Verilog. Un attribut stéréotypé de port. |
Partie |
Définit une instanciation de composant Verilog. Un attribut partiellement stéréotypé. |
Attribut |
Définit un attribut. |
Procédure |
Définit un processus Verilog :
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